3D stohování čipů zvyšuje hustotu propojení pro AI

CEA-Leti předvedla proces hybridního spojování čip–wafer (D2W) s roztečí propojení až 1 μm, zaměřený na překonání výkonnostních omezení akcelerátorů umělé inteligence, systémů vysoce výkonných výpočtů (HPC) a pokročilých zobrazovacích zařízení. Výsledky byly prezentovány na konferenci Electronic Components and Technology Conference (ECTC) 2026 v Orlandu na Floridě a ukázaly pokrok směrem k hustší vertikální integraci v oblasti polovodičového pouzdření.

Hybridní spojování čip–wafer pro pokročilou integraci polovodičů
S tím, jak se zmenšování tranzistorů blíží fyzikálním a ekonomickým limitům, obracejí se výrobci polovodičů stále více k pokročilým technologiím pouzdření a trojrozměrné integrace, aby mohli dále zvyšovat výpočetní výkon. Namísto spoléhání se výhradně na menší tranzistory umožňuje 3D integrace vertikální skládání více vrstev zařízení, čímž zkracuje vzdálenost, kterou musí data mezi komponentami překonávat.

Demonstrace společnosti CEA-Leti se zaměřila na hybridní spojování čip–wafer, technologii, která přímo propojuje jednotlivé čipy s waferem pomocí vysoce hustých měď–měď propojení. Snížením rozteče propojení na 1 μm technologie výrazně zvyšuje počet spojů, které lze umístit na danou plochu.

U AI akcelerátorů a systémů HPC, kde jsou propustnost paměti a přesun dat hlavními omezeními výkonu, může vyšší hustota propojení zlepšit komunikaci mezi vrstvenými čipy a současně snížit energetickou náročnost přenosu dat.

Elektrická validace propojení s ultrajemnou roztečí
Výzkumný tým oznámil úspěšné elektrické testování struktur obsahujících až 100 000 propojení. Podle CEA-Leti výsledky potvrdily životaschopnost hybridního spojování pro aplikace s vysokou hustotou propojení.

Elektrická charakterizace testovacích struktur typu daisy-chain prokázala očekávanou funkčnost a výtěžnost při roztečích od 5 μm do 2 μm. Struktury s roztečí 1 μm rovněž fungovaly úspěšně, jejich výtěžnost však byla omezena přesností zarovnání dostupných spojovacích zařízení.

Tato práce představuje důležitý krok směrem ke zvýšení hustoty vertikálních propojení v polovodičových systémech, kde se konvenční technologie propojení na úrovni pouzdra mohou stát limitujícím faktorem.

Výzvy v oblasti přesnosti zarovnání a rekonstrukce waferu
Dosažení rozteče 1 μm vyžadovalo vyřešení dvou klíčových výrobních výzev: přesnosti zarovnání a planarizace povrchu.

Hlavní technickou překážkou bylo umístění čipů s dostatečnou přesností během procesu spojování. V submikronových rozměrech mohou i malé odchylky v zarovnání ovlivnit elektrickou konektivitu a výtěžnost výroby.

Proces rovněž vyžadoval rekonstrukci waferu pomocí technologie vyplňování mezer mezi čipy (IDGF). Tento krok vyplňuje prostory mezi sousedními čipy před vytvořením dalších vertikálních propojení. Pro podporu následných výrobních kroků optimalizovali výzkumníci proces chemicko-mechanického leštění (CMP), aby dosáhli potřebné rovinnosti povrchu pro spolehlivé hybridní spojování a vertikální propojení.

Tato procesní vylepšení mají podpořit budoucí architektury s více čipy a stále vyšší hustotou vrstvení.




Integrace s technologiemi TSV a Through-Oxide Via
Předvedená technologie D2W je součástí širšího plánu integrace polovodičů, který zahrnuje vysokohustotní průchody křemíkem (HD TSV) a průchody oxidovou vrstvou (TOV).

TSV vytvářejí vertikální elektrické cesty skrz křemíkové substráty, zatímco TOV umožňují vedení elektrických spojů skrz oxidové vrstvy. Ve spojení s technologií IDGF podporují rekonstrukci waferů a umožňují integraci více čipů s různými funkcemi do jednoho vrstveného pouzdra.

Tyto architektury jsou stále důležitější v pokročilých systémech AI, obrazových senzorech a heterogenních výpočetních platformách, kde musí procesory, paměti a specializované akcelerátory přenášet velké objemy dat s minimální latencí.

Možnost kombinovat přístupy D2W a wafer-to-wafer (W2W) může rovněž nabídnout větší flexibilitu při vyvažování výkonu, výrobní výtěžnosti a nákladů.

Plán vývoje směrem k submikronovým propojením
CEA-Leti uvedla, že současná demonstrace slouží jako přechodná platforma ověření konceptu pro budoucí vývoj.

Další fáze výzkumu se zaměří na integraci D2W spojování s technologiemi HD TSV a TOV a současně na dosažení cílové rozteče 0,5 μm. Podle výzkumníků by budoucí spojovací zařízení s přesností zarovnání přibližně 0,5 μm (3σ) měla zlepšit výtěžnost při těchto rozměrech.

Další zmenšování rozteče by mohlo umožnit výrazně vyšší hustotu propojení a podpořit rostoucí požadavky na propustnost u nové generace AI akcelerátorů a pokročilých CMOS obrazových senzorů.

Výzkum byl realizován v rámci programu FAMES Pilot Line a projektu ANR NextGen pod iniciativou France 2030. Související práce na technologiích IDGF, TOV a HD TSV získaly podporu od IRT Nanoelec.

Dodatečný kontext
Tato část obsahuje technické specifikace a srovnání s konkurenčními technologiemi, které nebyly uvedeny v původní tiskové zprávě.

Zvyšování hustoty propojení se stalo jedním z hlavních cílů pokročilého polovodičového pouzdření. Mezi srovnatelné technologie patří SoIC (System on Integrated Chips) společnosti TSMC, Foveros od společnosti Intel, X-Cube společnosti Samsung a technologie hybridního spojování vyvíjené organizací imec a dalšími výzkumnými institucemi v oblasti polovodičů.

Současné pokročilé technologie hybridního spojování běžně pracují s roztečemi v řádu jednotek mikrometrů, takže demonstrace hybridního spojování čip–wafer s roztečí 1 μm představuje významný milník ve zvyšování hustoty vertikálních propojení. Vzhledem k tomu, že architektury AI hardwaru stále více využívají čiplety a heterogenní integraci namísto tradičního monolitického škálování, stávají se technologie umožňující hustší vertikální propojení klíčovou součástí polovodičového dodavatelského řetězce. Vyšší hustota propojení může zvýšit propustnost na jednotku plochy a současně snížit energii potřebnou pro komunikaci, což jsou dva parametry, které mají stále větší význam pro AI akcelerátory, platformy HPC a pokročilé zobrazovací systémy.

Editováno Aishwarya Mambet, editorkou Induportals, s pomocí AI.

www.cea.com